هندسة تكنولوجيات المعلومات والاتصالات (السنة الدراسية 2018/2019) - الهندسة المعلوماتية

Architettura dei calcolatori e progettazione di sistemi digitali

درس رقم 1: Hardware digitale Hardware digitale Legge di Moore Chips standard Dispositivi logico-programmabili Chips custom Il processo di progettazione Schede di sviluppo		Romeo Beccherelli
درس رقم 2: Numeri Binari 1/2 Rappresentazione dei numeri Numeri binari Conversione di base dei numeri Numeri binari con segno		Romeo Beccherelli
درس رقم 3: Numeri Binari 2/2 Rappresentazioni Modulo-N Addizione e sottrazione di numeri binari con segno Codici binari Codici di Gray Codici ACSII		Romeo Beccherelli
درس رقم 4: Algebra booleana Contesto storico Gli operatori Teoremi Il diagramma di Venn		Romeo Beccherelli
درس رقم 5: Porte logiche e funzioni booleane 1/2 Porte logiche Funzioni booleane		Romeo Beccherelli
درس رقم 6: Porte logiche e funzioni booleane 2/2 Forme canoniche e forme standard Conversione fra forme canoniche Rappresentazione geometrica di funzioni booleane		Romeo Beccherelli
درس رقم 7: Semplificazione di funzioni booleane e mappe di Karnaugh Semplificazione di funzioni booleane Il metodo delle mappe di Karnaugh K-cubi e mappe di Karnaugh Implementazioni NAND e NOR		Romeo Beccherelli
درس رقم 8: Minimizzazione a livello di porte logiche Terminologia Minimizzazione algoritmica di funzioni booleane		Romeo Beccherelli
درس رقم 9: Circuiti Combinatori 1/3 Circuiti combinatori Procedura d'analisi Procedura di progetto Funzione OR esclusivo		Romeo Beccherelli
درس رقم 10: Circuiti Combinatori 2/3 Controllo di parità Sommatore e sottrattore binario Generatore di riporto Sommatore decimale		Romeo Beccherelli
درس رقم 11: Circuiti Combinatori 3/3 Moltiplicatori Comparatori di grandezza Decodificatori Codificatori Multiplatori		Romeo Beccherelli
درس رقم 12: Circuti sequenziali sincroni 1/3 Circuiti sequenziali latches D-type Flip-Flop		Romeo Beccherelli
درس رقم 13: Circuti sequenziali sincroni 2/3 JK-type e T-type Flip-Flop Analisi di circuiti sequenziali sincroni		Romeo Beccherelli
درس رقم 14: Circuti sequenziali sincroni 3/3 Assegnazione e riduzione degli stati Procedura di progetto		Romeo Beccherelli
درس رقم 15: Circuti sequenziali sincroni: registri e contatori Registri Registri a scorrimento Contatori "ripple" Contatori sincroni Altri contatori		Romeo Beccherelli
درس رقم 16: Memorie RAM RAM statiche (SRAM) DRAM SDRAM DDR		Romeo Beccherelli
درس رقم 17: Dispositivi logico-programmabili ROM Dispositivi logici combinatori Dispositivi logico-programmabili complessi Celle standard e matricidi porte FPGA		Romeo Beccherelli
درس رقم 18: Progetto al livello di trasferimento fra registri RTL Partizione di un sistema sequenziale in unità di controllo e unità di elaborazione Livello del trasferimento tra registri (RTL) Macchina algoritmica a stati finiti (ASM)		Romeo Beccherelli
درس رقم 19: Progetto al livello di trasferimento fra registri RTL - Esempi 1/2 Struttura del bus Progetto dell'unità logica di controllo Progetto di un moltiplicatore binario sequenziale Progetto di un divisore fra interi		Romeo Beccherelli
درس رقم 20: Progetto al livello di trasferimento fra registri RTL - Esempi 2/2 Progetto con decoder Progetto con multiplexer Progetto di un semplice processore		Romeo Beccherelli
درس رقم 21: Struttura di un calcolatore 1/2 Tipi di calcolatori		Romeo Beccherelli
درس رقم 22: Struttura di un calcolatore 2/2 Unità funzionali Istruzioni e programmi Prestazione del calcolatore		Romeo Beccherelli
درس رقم 23: Repertorio Istruzioni - Instruction Set Architecture (ISA) 1/5 Organizzazione della memoria ed indirizzamento Rappresentazione dei linguaggi assemblativi Repertorio istruzioni		Romeo Beccherelli
درس رقم 24: Repertorio Istruzioni - Instruction Set Architecture (ISA) 2/5 Reduced instruction set computer (RISC) Modi di indirizzamento dei RISC		Romeo Beccherelli
درس رقم 25: Repertorio Istruzioni - Instruction Set Architecture (ISA) 3/5 Complex instruction set computer Unlteriori modi di indirizzamenti dei CISC Architetture RISC reali		Romeo Beccherelli
درس رقم 26: Repertorio Istruzioni - Instruction Set Architecture (ISA) 4/5 Architetture CISC reali Linguaggio assembler Pile e sottoprogrammi		Romeo Beccherelli
درس رقم 27: Repertorio Istruzioni - Instruction Set Architecture (ISA) 5/5 Pile e sottoprogrammi Confronto tra alcune architetture CISC e RISC		Romeo Beccherelli
درس رقم 28: Operazioni di ingresso/uscita 1/2 Accesso a dispositivi di I/O I/O controllato da programma mediante scansione (polling) Interruzione		Romeo Beccherelli
درس رقم 29: Operazioni di ingresso/uscita 2/2 Interruzioni Eccezioni		Romeo Beccherelli
درس رقم 30: Software 1/2 Processo assemblativo Caricamento ed esecuzione di programmi		Romeo Beccherelli
درس رقم 31: Software 2/2 Il debugger Il compilatore Il processo di avvio (Boot-strapping) Il sistema operativo		Romeo Beccherelli
درس رقم 32: Struttura di base di un processore 1/3 Implementazione multistrato di un processore Componenti hardware di un processore		Romeo Beccherelli
درس رقم 33: Struttura di base di un processore 2/3 Prelievo ed esecuzione delle istruzioni Segnali di controllo		Romeo Beccherelli
درس رقم 34: Struttura di base di un processore 3/3 Controllo cablato Processore in stile CISC Controllo microprogrammato		Romeo Beccherelli
درس رقم 35: Introduzione al pipeline 1/2 Organizzazione in pipeline Dipendenze di dato Ritardi nella memoria		Romeo Beccherelli
درس رقم 36: Introduzione al pipeline 2/2 Ritardi nei salti Funzionamento superscalare		Romeo Beccherelli
درس رقم 37: Sistema di ingresso e uscita 1/2 Struttura ed organizzazione del bus Circuiti di interfacciamento		Romeo Beccherelli
درس رقم 38: Sistema di ingresso e uscita 2/2 Standard di interconnessione Confronto tra le prestazioni di alcuni bus standard		Romeo Beccherelli
درس رقم 39: Sistema di Memoria 1/2 Accesso diretto alla memoria Gerarchia di memoria Memoria cache		Romeo Beccherelli
درس رقم 40: Sistema di Memoria 2/2 Memoria virtuale Memoria di massa		Romeo Beccherelli

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